IDT71T75702, IDT71T75902, 512K x 36, 1M x 18, 2.5V Synchronous ZBT? SRAMs with
2.5V I/O, Burst Counter and Flow-Through Outputs Commercial and Industrial Temperature Ranges
Pin Configuration ? 512K x 36, 119 BGA (1,2,3,4)
1
2
3
4
5
6
7
NC
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
V DDQ
NC
NC
I/O 16
I/O 17
V DDQ
I/O 20
I/O 22
V DDQ
I/O 24
I/O 25
V DDQ
I/O 29
I/O 31
NC
NC
A 6
CE 2
A 7
I/O P3
I/O 18
I/O 19
I/O 21
I/O 23
V DD
I/O 26
I/O 27
I/O 28
I/O 30
I/O P4
A 5
NC
A 4
A 3
A 2
V SS
V SS
V SS
BW 3
V SS
V DD (2)
V SS
BW 4
V SS
V SS
V SS
LBO
A 10
A 18
ADV/ LD
V DD
NC
CE 1
OE
A 17
R/ W
V DD
CLK
NC
CEN
A 1
A 0
V DD
A 11
A 8
A 9
A 12
V SS
V SS
V SS
BW 2
V SS
V SS (1)
V SS
BW 1
V SS
V SS
V SS
V SS (1)
A 14
A 16
CE 2
A 15
I/O P2
I/O 13
I/O 12
I/O 11
I/O 9
V DD
I/O 6
I/O 4
I/O 3
I/O 2
I/O P1
A 13
(4)
V DDQ
NC
NC
I/O 15
I/O 14
V DDQ
I/O 10
I/O 8
V DDQ
I/O 7
I/O 5
V DDQ
I/O 1
I/O 0
NC
ZZ
NC/TDI
U
V DDQ
NC/TMS (3)
(3)
NC/TCK (3)
NC/TDO
(3)
NC/ TRST (3,5)
V DDQ
5319 tbl 25
Top View
Pin Configurations ? 1M x 18, 119 BGA (1,2,3,4)
1
2
3
4
5
6
7
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
V DDQ
NC
NC
I/O 8
NC
V DDQ
NC
I/O 11
V DDQ
NC
I/O 13
V DDQ
I/O 15
NC
NC
NC
A 6
CE 2
A 7
NC
I/O 9
NC
I/O 10
NC
V DD
I/O 12
NC
I/O 14
NC
I/O P2
A 5
A 10
A 4
A 3
A 2
V SS
V SS
V SS
BW 2
V SS
V DD (2)
V SS
V SS
V SS
V SS
V SS
LBO
A 15
A 19
ADV/ LD
V DD
NC
CE 1
OE
A 18
R/ W
V DD
CLK
NC
CEN
A 1
A 0
V DD
NC (4)
A 8
A 9
A 13
V SS
V SS
V SS
V SS
V SS
V SS (1)
V SS
BW 1
V SS
V SS
V SS
V SS (1)
A 14
A 16
CE 2
A 17
I/O P1
NC
I/O 6
NC
I/O 4
V DD
NC
I/O 2
NC
I/O 1
NC
A 12
A 11
V DDQ
NC
NC
NC
I/O 7
V DDQ
I/O 5
NC
V DDQ
I/O 3
NC
V DDQ
NC
I/O 0
NC
ZZ
NC/TDI
NC/TDO
NC/ TRST
U
V DDQ
NC/TMS
(3)
(3)
NC/TCK
(3)
(3)
(3,5)
V DDQ
5319 tbl 25a
NOTES:
Top View
1. Pins R5 and J5 do not have to be connected directly to V SS as long as the input voltage is < V IL .
2. Pin J3 does not have to be connected directly to V DD as long as the input voltage is > V IH .
3. U2, U3, U4 and U6 will be pulled internally to V DD if not actively driven. To disable the TAP controller without interfering with normal operation, several
settings are possible. U2, U3, U4 and U6 could be tied to VDD or VSS and U5 should be left unconnected. Or all JTAG inputs(TMS, TDI, and TCK and TRST )
U2, U3, U4 and U6 could be left unconnected “NC” and the JTAG circuit will remain disabled from power up.
4. The 36M address will be ball T6 (for the 512K x 36 device) and ball T4 (for the 1M x 18 device).
5. TRST is offered as an optional JTAG reset if required in the application. If not needed, can be left floating and will internally be pulled to V DD .
7
6.42
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